Comparison of feature verification and directed verification coverage

Thumbnail Image

Files

master_de_Wit_Alvar_2025.pdf (492.59 KB)

URL

Journal Title

Journal ISSN

Volume Title

School of Electrical Engineering | Master's thesis
Unless otherwise stated, all rights belong to the author. You may download, display and print this publication for Your own personal use. Commercial use is prohibited.

Authors

Date

2024-12-28

Department

Major/Subject

Microelectronic Circuit Design

Mcode

Degree programme

Master's Programme in Electronics and Nanotechnology

Language

en

Pages

46

Series

Abstract

Integrated circuit development is becoming more complex over time, and this development is supported by improvements in design tools and manufacturing processes. As the design complexity increases, verifying the design correctness grows in difficulty even faster. As design verification is becoming more and more intensive part of the integrated circuit development process, it is gaining the research community attention. Verification methods are being researched and developed, and Unified Verification Methodology has become commonly used in industry. The methodology can be applied to many verification approaches, but not all approaches are suitable for all designs. The design simulation tools that support verification are also continuously developed with additional tools to aid in design verification. This thesis describes major verification approaches and different metrics to measure how well the design is covered. The structure of Unified Verification Methodology is described, and newest verification and simulation improvements are presented. Functional verification approach and directed verification approach are described in detail. A directed verification approach is implemented within an existing simulation environment, and its coverage and simulation time are measured. Commercial design of an application specific instruction set processor is used as the design target to be verified. Finally this thesis compares functional and directed verification approaches using the simulation measurements and efficiency estimates. Directed verification is found beneficial for simulating complete end-to-end use case of the design, while functional verification is found better for coverage purposes. Practical part of the thesis is done by writing a testbench using Unified Verification Methodology, a source code for the program that is running on the simulated processor design, and various supporting scripts. The verification of processor design is found to be partly dependant on the program that it executes.

Mikropiirien suunnittelutyökalut ja valmistusprosessit kehittyvät jatkuvasti, ja tämä kehitys mahdollistaa myös tehtävien piirikuvausten tulevan yhä monimutkaisemmaksi. Kasvava monimutkaisuus lisää virheidenetsinnän ja toiminnan varmentamisen työmäärää nopeammin kuin itse suunnittelun työmäärä kasvaa. Toiminnan varmentamisesta on tullut siksi tärkeä kohde sekä tiedeyhteisön tutkimustyölle että simulaatiotyökalujen valmistajien tuotekehitykselle. Universal Verification Methodology on laajasti käytetty lähestymistapa piirikuvausten varmentamiseen, joka tukee useita eri varmentamistapoja. Koska eri varmentamistavat eivät sovi yhtä hyvin kaikille piirikuvauksille, niiden soveltuvuutta tulee selvittää projektikohtaisesti. Tässä diplomityössä kuvaillaan mikropiirikuvausten varmennuksen nykytila, esitellään tutkimuksia ja artikkeleita aiheesta, sekä käydään läpi yleisesti käytössä olevan Universal Verification Methodology -ympäristön rakenne. Käyttökohde-optimoidun komentosarjaprosessorin piirikuvaus varmennetaan ohjatun varmentamisen menetelmällä, ja ohjatun varmentamisen menetelmää verrataan toiminnallisen varmentamisen menetelmään. Ohjattua varmentamista varten kehitetään testipenkki simulaatioympäristöön, ja toiminnalliseen varmentamiseen käytetään saatavilla olevia testipenkkejä. Varmennuksen kohteena on kaupallinen prosessorikuvaus. Varmennuksen laatua mitataan kattavuusprosentilla, simulaation kestolla sekä arviolla eri menetelmien työmääristä. Ohjattu varmentaminen osoittautuu sopivaksi täysimittaisen suunnitellun käyttötarkoituksen simuloimiseen ja sen varmentamiseksi, että piirikuvaus pystyy suorittamaan halutun tehtävän kokonaisuudessaan. Toiminnallisen varmentamisen menetelmä taas saavuuttaa selkeästi korkeamman kattavuusprosentin. Lisäksi ohjatun varmentamisen menetelmä osoittautui riippuvaiseksi prosessorilla ajettavasta ohjelmasta. Tätä työtä varten tehtiin piirikuvaukselle testi käyttäen Universal Verification Methodology -ympäristöä, ohjelmakoodi varmennuksen kohteena olevalle prosessorille, sekä tukiohjelma tiedostojen hallintaan ja simulaation ajamiseen.

Description

Supervisor

Kosunen, Marko

Thesis advisor

Sattari, Soroush

Keywords

integrated circuits, functional verification, feature verification, directed verification, verification coverage, unified verification methodology

Other note

Citation

Permanent link to this item

https://urn.fi/URN:NBN:fi:aalto-202501271938

Collections

[dipl] Sähkötekniikan korkeakoulu / ELEC