Implementation of Parametric Haar-like Transformations on FPGA

Abstract

Linear transformations are used in many algorithms and applications that are implemented in hardware. In this master's thesis a parametrized representation, called a parametric Haar-like transformation, is presented for a family of Haar-like linear transformations. An advantage of this parametric representation is that it can be implemented using a unified hardware architecture. The aim of this thesis is to study how the hardware architectures for parametric Haar-like transformations could be efficiently implemented as a part of a larger FPGA based system.

First hardware architectures for the transformations were investigated in VHDL and the final synthesizable RTL models were implemented with HLS. With HLS complex and real number implementations for flat hierarchy and class based hierarchy style descriptions were created for a variety of transformation sizes and synthesized to an Intel Stratix 10 FPGA. The synthesized implementations were characterized with respect to speed, latency, throughput and resource usage. In general, the class based hierarchies were found to be more suitable for FPGA implementations when increased throughput and faster clock rates are wanted. The flat hierarchies had a more algorithmic implementation style and were found to have slower clock rates and decreased throughput. Although, the flat hierarchies did consume less resources on the FPGA than the class based implementations.

Lineaarimuunnoksia tavataan monissa algoritmeissa ja sovelluksissa, jotka ovat implementoitu laitteistoilla. Tässä diplomityössä esitetään parametrisoitu esitystapa, jota kutsutaan parametrisoiduksi Haar-kaltaiseksi muunnokseksi, perheelle Haar-kaltaisia lineaarimuunnoksia. Etuna parametrisoidussa esitystavassa on, että Haar-kaltainen muunnos pystytään implementoimaan yhtenäisellä laitteistoarkkitehtuurilla. Tämän työn tavoite on selvittää miten parametrisoituja Haar-kaltaisia muunnoksia voisi implementoida tehokkaasti osana isompaa FPGA-pohjaista järjestelmää.

Aluksi laitearkkitehtuureja muunnoksille tutkittiin VHDL:llä, jonka jälkeen syntetisoitavat RTL-mallit implementoitiin HLS:ää käyttäen. HLS:llä luotiin sekä kompleksi- että reaaliluku implementaatiot tasaistetulle ja luokkahierarkia tyylisille kuvauksille, jotka syntetisoitiin Intel Stratix 10 FPGA:lle. Syntetisoidut implementaatiot karakterisoitiin nopeuden, latenssin, läpisyötön ja resurssien kulutuksen kannalta. Yleisesti ottaen, luokkahierarkia tyyliset implementaatiot ovat sopivampia FPGA implementoinnille, kun halutaan suurempia läpisyöttöjä ja kellotaajuuksia. Tasaistetuissa hierarkioissa oli algoritmisempi implementointi tyyli ja ne saavuttivat hitaampia kellotaajuuksia ja läpisyöttöjä. Kuitenkin, tasaistetut hierarkiat käyttivät yleisesti ottaen vähemmän resursseja FPGA:lla kuin luokkahierarkia implementaatiot.