Conversion from VHDL to the APLAC input language

Thumbnail Image

URL

Journal Title

Journal ISSN

Volume Title

Helsinki University of Technology | Master's thesis
Checking the digitized thesis and permission for publishing
Instructions for the author
Location:
P1 Ark S80

Authors

Date

1999

Department

Sähkö- ja tietoliikennetekniikan osasto

Major/Subject

Teoreettinen sähkötekniikka

Mcode

S-55

Degree programme

Language

en

Pages

64

Series

Abstract

Tässä diplomityössä tutkittiin miten olisi mahdollista käyttää VHDL(Very High Speed Integrated Circuits Hardware Description Language)-tiedostoja piirisimulointi- ja suunnitteluohjelma APLACissa. Tutkimus johti siihen lopputulokseen, että sujuvin tapa on luoda tietokoneohjelma VHDL-tiedostojen kääntämiseksi APLACin simulointikielelle. APLACin sekamuotoanalyysiä muokattiin sekä algoritmi VHDL:n kääntämiseksi APLAC:n simulointikieleksi luotiin, kuten myös käännösohjelman perusta. VHDL:n ja APLACin sekamuotoanalyysin perusteet on esitelty. Samoin tapoja miten ne voitaisiin sovittaa yhteen on esitetty. APLACin sekamuotoanalyysin tarvitsemista modifikaatioista on myöskin otettu selkoa. Tärkein lisäys APLACiin olivat digitaaliset käyttäytymisfunktiot. On myös pohdittu sitä, milloin on järkevää käyttää APLACia VHDL-tiedostojen hyödyntämiseen ja milloin ei. Algoritmi VHDL:n kääntämiseksi APLACin simulointikieleksi ja käännösohjelman perusta ovat kuvatut tässä diplomityössä. Koko käännös perustuu siihen, että APLACissa käyttäjällä on mahdollisuus luoda omia komponentteja DefModel-rakenteen avulla ja tämän sisällä on käytetty sitten DigBlockia (APLACin perusdigitaalikomponentti) sekä digitaalisia käyttäytymisfunktioita. Ohjelman toimintaa on demonstroitu eri tyyppisten VHDL-tiedostojen kääntämisellä.

Description

Supervisor

Valtonen, Martti

Keywords

APLAC, digital simulation, VHDL, digitaalisimulointi

Other note

Citation

Permanent link to this item

https://urn.fi/URN:NBN:fi:aalto-2020120445555

Collections

[dipl] Teknillinen korkeakoulu / TKK