Partitioning and macromodeling -based realizable reduction of interconnect circuit models
Loading...
Journal Title
Journal ISSN
Volume Title
School of Electrical Engineering |
Doctoral thesis (article-based)
| Defence date: 2014-02-21
Checking the digitized thesis and permission for publishing
Instructions for the author
Instructions for the author
Unless otherwise stated, all rights belong to the author. You may download, display and print this publication for Your own personal use. Commercial use is prohibited.
Author
Date
2014
Major/Subject
Mcode
Degree programme
Language
en
Pages
150
Series
Aalto University publication series DOCTORAL DISSERTATIONS, 10/2014
Abstract
With advancing technology of integrated circuits, the interconnects and their non-ideal parasitics between active elements play an increasingly important role for the signal behavior. In a typical design flow, extraction tools are often used to generate a circuit netlist from the original chip topology for post-layout verification simulations. To reach desired accuracy, the interconnects and their parasitics need to be modeled with high precision that generates huge RLCK netlists, which in turn poses significant run-time and memory problems for the design process. One avenue to speed up the verification step is to apply model-order reduction (MOR) algorithms to the extracted netlists attempting to model the system with a reduced-size representation. This thesis details the research of partitioning and macromodel-based MOR approach for linear RLCK circuits. Using partitioning in MOR to first divide the circuit into smaller subcircuits makes it possible to use low-order approximations per each partition and still retain a good overall approximation accuracy for the total reduced circuit, when the individually reduced partitions are recombined. This use of low-order approximations in turn guarantees numerical stability and allows the approximations to be matched with relatively simple positive-valued RLCK macromodels, resulting in a realizable RLCK-in-RLCK-out reduction. Partitioning is known to provide the MOR also many other benefits, such as block-level sparsity, facilitated terminal node handling, reduced computational memory demands, and an option for natural parallel processing. Thanks to the many desirable features provided, this thesis aims to show that the presented MOR approach is highly efficient and well comparable to previously published MOR methods, especially in the case of typical interconnect RLCK circuits. The publications of this thesis first discuss the development of efficient RC and RL MOR methods, and the hierarchical approach to MOR offered by partitioning. Then, an RLC MOR method, PartMOR, using the same approach is presented. The latter four publications of this thesis focus on refining the presented methods and solving common difficulties in MOR: Singularity-generating structures in the original circuit can be avoided by isolating such structures with partitioning. Dense coupling of mutual inductances and capacitances between interconnects can be reduced with partitioning and a two-stage approximation. Finally, combining the presented methods together results in a complete RLCK-in-RLCK-out MOR algorithm package.Mikropiiriteknologian kehityksen myötä liitosjohtojen epäideaalisten ilmiöiden vaikutukset ovat nousseet signaalinkulun kannalta yhä tärkeämmäksi tekijäksi. Jotta piirien simulaatioissa päästäisiin vaadittuun realistisuuteen, on näitä epäideaalisuuksia mallinnettava suurella tarkkuudella, mikä voi tuottaa helposti tuloksenaan valtavia RLCK-piirikuvauksia. Mallien suuri koko puolestaan aiheuttaa simulaatioihin numeerisia ongelmia. Eräs keino helpottaa ongelmaa on käyttää malliredusointia, joka pyrkii approksimoimaan alkuperäistä kuvausta toisella, pienemmällä mallilla. Tämä väitöskirja esittelee malliredusointiin soveltuvan algoritmikokoelman tutkimus- ja kehitystyön, jonka kantavana ideana on hyödyntää piirijakoa ja makromalleja. Käyttämällä piirijakoa alkuperäinen piiriongelma voidaan jakaa pienempiin osiin. Tämä mahdollistaa piirijakojen approksimoinnin matalan asteluvun malleilla, jotka säilyttävät silti riittävän approksimaatiotarkkuuden, kun kyseiset mallit yhdistetään redusoinnin lopuksi takaisin yhdeksi kokonaisuudeksi. Matalan asteluvun mallien käyttäminen puolestaan takaa redusoin-nin numeerisen stabiiliuden ja mahdollistaa mallien esittämisen positiivisarvoisilla RLCK-makromalleilla. Näin malliredusointivuo pystyy tuottamaan tavallisilla piirielementeillä realisoitavia malleja ja varmistaa siten redusointitulosten helpon jatkokäytön. Piirijako auttaa malliredusointia tutkitusti monin tavoin, kuten tuottamalla lohkotasolla harvoja matriiseja, helpottamalla moniporttisten piirien redusointia, vähentämällä muistin-kulutusta ja tarjoamalla luonnollisen keinon rinnakkaisprosessoinnille. Tämä väitöskirja pyrkii osoittamaan, että esitetty piirijakoon ja makromalleihin pohjautuva lähestymistapa malliredusointiin on tehokas ja vertailukelpoinen vaihtoehto aiemmin julkaistuihin redusoin-timenetelmiin verrattuna - erityisesti liitinjohtotyyppisten RLCK-piirien tapauksessa. Työn ensimmäiset julkaisut käsittelevät tehokkaiden RC- ja RL-redusointimenetelmien tutkimusta ja kehitystä, sekä piirijaon mahdollistamaa hierarkista lähestymistapaa mallire-dusointiin. Tämän jälkeen esitellään yleisempään RLC-redusointiin sopiva menetelmä, PartMOR. Väitöskirjan viimeiset neljä julkaisua keskittyvät esiteltyjen menetelmien hiomi-seen sekä eräiden malliredusoinnin ongelmakohtien ratkomiseen: Singulaarisuuksia tuottavat rakenteet voidaan eristää redusoinnista piirijaon avulla. Tiheät kapasitiiviset ja induktiiviset kytkennät liitinjohtojen välillä voidaan redusoida piirijaolla ja kaksiportaisella approksimaa-tiolla. Lopuksi yhdistämällä esitetyt parannukset yhdeksi redusointivuoksi saadaan aikaan RLCK-piirien redusointiin soveltuva algoritmikokonaisuus.Description
Supervising professor
Valtonen, Martti, Prof., Aalto University, Department of Radio Science and Engineering, FinlandThesis advisor
Honkala, Mikko, DSc., Aalto University, Department of Radio Science and Engineering, FinlandRoos, Janne, Dr., Aalto University, Department of Radio Science and Engineering, Finland
Keywords
circuit simulation, interconnect modeling, model-order reduction, piirisimulointi, liitinjohtomallinnus, malliredusointi
Other note
Parts
- [Publication 1]: P. Miettinen, M. Honkala, J. Roos, C. Neff, and A. Basermann. Study and development of an efficient RC-in–RC-out MOR method. In Proceedings of the 15th IEEE International Conference on Electronics, Circuits and Systems, ICECS’08, Malta, pp. 1277–1280, Aug. 2008.
- [Publication 2]: P. Miettinen, M. Honkala, and J. Roos. Partitioning-based RL-in–RL-out MOR method. Mathematics in Industry 14: Scientific Computing in Electrical Engineering SCEE 2008, J. Roos and L. R. J. Costa, Eds. Berlin, Germany: Springer-Verlag, pp. 547–554, Jan. 2010.
- [Publication 3]: M. Honkala, P. Miettinen, J. Roos, and C. Neff. Hierarchical model-order reduction flow. Mathematics in Industry 14: Scientific Computing in Electrical Engineering SCEE 2008, J. Roos and L. R. J. Costa, Eds. Berlin, Germany: Springer-Verlag, pp. 539–546, Jan. 2010.
- [Publication 4]: P. Miettinen, M. Honkala, J. Roos, and M. Valtonen. PartMOR: Partitioning-based realizable model-order reduction method for RLC circuits. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 30, no. 3, pp. 374–387, March 2011.
- [Publication 5]: P. Miettinen, M. Honkala, J. Roos, and M. Valtonen. Improving model-order reduction methods by singularity exclusion. Mathematics in Industry 16: Scientific Computing in Electrical Engineering SCEE 2010, B. Michielsen and J. -R. Poirier, Eds. Berlin, Germany: Springer-Verlag, pp. 395–404, Jan. 2012.
- [Publication 6]: P. Miettinen, M. Honkala, J. Roos, and M. Valtonen. Partitioning-based reduction of circuits with mutual inductances. Mathematics in Industry 16: Scientific Computing in Electrical Engineering SCEE 2010, B. Michielsen and J. -R. Poirier, Eds. Berlin, Germany: Springer-Verlag, pp. 395–404, Jan. 2012.
- [Publication 7]: P. Miettinen, M. Honkala, J. Roos, and M. Valtonen. Sparsification of dense capacitive coupling of interconnects. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 21, no. 10, pp. 1955–1959, Oct. 2013.
- [Publication 8]: P. Miettinen, M. Honkala, J. Roos, and M. Valtonen. Realizable reduction of interconnect models with dense coupling. In European Conference on Circuit Theory and Design (ECCTD) 2013, Dresden, Germany, pp. 1–4, Sept. 2013.
