FPGA accelerated verification of multiple Application-Specific Instruction-set Processor based 5G fronthaul IP
Loading...
URL
Journal Title
Journal ISSN
Volume Title
Sähkötekniikan korkeakoulu |
Master's thesis
Unless otherwise stated, all rights belong to the author. You may download, display and print this publication for Your own personal use. Commercial use is prohibited.
Authors
Date
2022-10-17
Department
Major/Subject
Micro- and Nanoelectronic Circuit Design
Mcode
ELEC3036
Degree programme
Master’s Programme in Electronics and Nanotechnology (TS2013)
Language
en
Pages
50
Series
Abstract
Before any hardware design can be manufactured, its functionality must be verified. Generally, this verification is done through simulation software. However, verification through simulation software becomes slow in complex designs such as Application-Specific Instruction-set Processor (ASIP) based designs. This is because the achieved clock rates in simulators can be thousands of times slower compared to the end-product hardware. In addition to verifying the hardware, the software must be verified with the hardware, complicating the verification further. This thesis proposes a solution to the slow verification problem by creating a real-time Field-Programmable Gate-Array (FPGA) based verification testbench in VHDL language. We refer to our proposed design as Test-bench. This work also includes software necessary to communicate with the Test-bench. The Test-bench is targeted for verification of Nokia proprietary 5G fronthaul network Intellectual Property (IP) design, referred here as Fronthaul IP. Fronthaul IP is a complex design with multiple ASIP processors. The proposed Test-bench is designed, implemented and its performance is evaluated and compared to software simulation. Test-bench working principle is following. Input data is sent to Test-bench from software using Ethernet. Test-bench then forwards this data to Fronthaul IP, where it is processed. Output from Fronthaul IP is sent out using Ethernet, captured in software and compared to expected values. Measured peak clock rate acceleration of the Test-bench with Fronthaul IP, compared to software simulation, is up to 70 000 times higher. Therefore, using FPGA as complex hardware design verification platform should be considered in order to reduce the development time of a design. While initial effort of creating FPGA-based testbench design can be high, maintaining the design requires significantly less effort.Ennen kuin laitteistokuvauskielillä mallinnettuja elektroniikkapiirejä voidaan valmistaa, niiden funktionaalinen oikeellisuus on todennettava. Elektroniikkapiirien tarkistukset tehdään yleensä simulaatio-ohjelmiston avulla, jossa monimutkaisten piirien, kuten sovelluskohtaisten käskykanta prosessorien (ASIP), simulointi on kuitenkin hidasta. Tämä johtuu siitä, että simulaattorissa saavutetut kellotaajuudet voivat olla jopa tuhansia kertoja matalampia lopputuotteeseen verrattuna. ASIP-piirien tarkistuksessa tulee lisäksi varmistaa niiden ohjelmistokoodi, mikä vaikeuttaa simulaatiopohjaista tarkistusta entisestään. Tässä työssä suunnitellaan ja toteutetaan reaaliaikainen todennus koejärjestely ohjelmoitavalle porttimatriisille (FPGA) joka mahdollistaa simulaatiota huomattavasti nopeammat piiritodennus testit. Työ toteutetaan VHDL-laitteistokuvaus-kielellä. Tässä työssä viitataan kyseiseen koejärjestelyyn nimellä Test-bench. Työhön kuuluu myös ohjelmisto, jolla Test-benchin kanssa kommunikoidaan. FPGA Test-bench on luotu todentamaan Nokian 5G fronthaul-verkon omaa omaisuuden (IP) mallia, johon viitataan tässä työssä nimellä Fronthaul IP. Fronthaul IP on monimutkainen piiri, joka sisältää useita ASIP-prosessoreita. Test-benchin suorituskyky arvioidaan ja verrataan simulaatio-ohjelmistoon. Test-benchin toimintaperiaate on seuraavanlainen. Tietoa lähetetään Test-benchiin luodun ohjelmiston avulla Ethernet kautta. Test-bench välittää tiedon Fronthaul IP:lle, jossa se prosessoidaan. Prosessoinnin jälkeen Fronthaul IP lähettää tietoa ulos FPGA:sta Ethernet kautta. Tämä tieto tallennetaan tietokoneelle, jossa sitä verrataan odotettuun tietoon. Test-benchin huippukellotaajuuskiihtyvyys simulaatio-ohjelmistoon verrattuna on jopa 70 000 kertaa suurempi. Tästä syystä, FPGA:n käyttöä monimutkaisen laitteiston toiminallisuuden varmentamisessa tulisi harkita, lyhentääkseen suunnitteluprosessin aikaa. Vaikka FPGA-pohjaisen koepenkin luominen alussa voi olla vaikeaa sen ylläpitäminen vaatii huomattavasti vähemmän vaivaa.Description
Supervisor
Ryynänen, JussiThesis advisor
Kovacevic, IvanaKeywords
FPGA, verification platform, fronthaul, ASIP