Order Reduction of Interconnect Circuits

No Thumbnail Available
Journal Title
Journal ISSN
Volume Title
Helsinki University of Technology | Licentiate thesis
Checking the digitized thesis and permission for publishing
Instructions for the author
Date
2003
Major/Subject
Teoreettinen sähkötekniikka
Mcode
S-55
Degree programme
Language
en
Pages
52
Series
Description
Supervisor
Valtonen, Martti
Thesis advisor
Roos, Janne
Keywords
circuit simulation, piirisimulointi, interconnect, liitospiiri, order reduction, liityntäpiiri, typistäminen, malliredusointi
Other note
Citation