Clock domain crossings and metastability in ASIC design

Abstract

Tietoliikennealan asiakaspiirit kehittyvät tänä päivänä nopeasti. Systeemien kellotaajuudet, mikropiirien monimutkaisuus ja koko ovat kasvaneet vuosi vuodelta. Samalla kelloalueiden lukumäärä on lisääntynyt integroidun logiikan, kuten sulautettujen IP ytimien, muistien ja jopa prosessoreiden johdosta.

Diplomityön alkuosassa on kuvattu lyhyesti asiakaspiirien kehitystä, etuja ja rajoituksia. Dokumentin pääpaino on kuitenkin metastabiilisuusilmiön ja digitaalisen signaalin siirron vaatimien rakenteiden kuvaamisessa kelloalueiden välillä.

Metastabiilisuusongelman tausta ja teoria on kuvattu ja selitetty yksityiskohtaisesti. Koska metastabiilisuus on luonteeltaan satunnaista, työssä esitetään monia käytännön tapauksia ja kuvataan yksittäisten parametrien vaikutuksia. Yksi synkronointirakenteiden tärkeimmistä ominaisuuksista on hyväksyttävä todennäköisyystaso synkronointivirheille.

Digitaalisen signaalin siirto kelloalueelta toiselle voidaan toteuttaa monilla erityyppisillä rakenteilla. Ihanteellinen ratkaisu riippuu useista tekijöistä, kuten kellojen taajuuksista ja kontrollisignaaleiden luonteesta. Lukuisia malleja, kuten sekä perinteisiä että kehittyneitä synkronoijia, FIFO:ja ja kättelymekanismeja on kuvattu ja analysoitu yksityiskohtaisesti. Koska jokaisella digitaalisen signaalin siirtomallilla kelloalueiden välillä on heikkoutensa, työssä käsitellään myös viiveitä, yksikkökokoja ja virhetodennäköisyyksiä.

Diplomityön loppuosassa on kuvattu lyhyesti Java -kielellä toteutettu sovellus, Metadata. Ohjelma tuottaa ja optimoi automaattisesti VHDL -kielisen rakenteen signaalin siirtämiseksi kelloalueiden välillä.