Bridging modeling and design gap in SoC development using high-level synthesis

Abstract

The shortcomings of silicon manufacturing have driven the very large-scale integration (VLSI) industry to seek higher performance and efficiency with system-on-chips (SoCs) due to the insufficient contemporary scaling of transistors on a substrate. However, traditional hardware design methodologies utilized for SoC development have become a resource bottleneck due to implementation complexity.

This bachelor’s thesis is a literature review which examines how the workflows of the modeling of SoCs and their hardware design implementation could be bridged using contemporary high-level synthesis (HLS) tools and electonic-system-level (ESL) methodologies. The goal of the thesis is to provide a view of how well these design phases can be unified, enabling a more high-level design flow, allowing accelerated development of SoCs and improved time-to-market.

The study results show that there is definite market demand for higher level design solutions, and the tools providing these solutions are actively improved. The modeling and hardware design are two distinct development phases. However, the design flow for both modeling and design can be unified with the flexibility and extensiveness of a common description and programming language SystemC, which is used for both ESL based modeling and HLS. SystemC is based on C++, which also enables higher abstraction level engineers, such as software engineers and system architects, to collaborate on register-transfer level (RTL) designs. The thesis concludes that although a unified development flow would, by principle and example, provide significant improvements to design productivity and schedule, the adoption of these solutions has not reached the state-of-the-art designs yet. Especially HLS is still maturing and is unable to reach the performance and accuracy of traditional hardware description languages (HLDs) for RTL designs. However, HLS seems to be only slightly behind traditional HDL-to-RTL flows and is likely going to be sufficient and appealing enough for wider adoption in the near future.

Piiteollisuuden haasteet pienentää transistoreiden kokoa mikropiirillä ovat ajaneet mikropiirisuunnittelun keskittymään järjestelmäpiireihin (engl. system-on-chip (SoC)), jotka sulauttavat useita kiihdyttimiä sekä laskentapiirejä yhteiselle piirille parantaakseen kokonaissuorituskykyä. Järjestelmäpiirit ovat monimutkaisia suunnitella, eivätkä niiden perinteiset suunnitteluprosessit kykene vastaamaan markkinoiden suureen kysyntään kestävästi saatavilla olevien resurssien puitteissa.

Tämä kandidaatintyö käsittelee, kuinka erityisesti tietoliikennetekniikan alalla sovelletujen SoC-piirien kehityksessä voidaan tuoda piirin konkreettisen suunnittelun abstraktiotasoa lähemmäs sen toiminnalisuuden ja ominaisuuksien mallinnusta nykyaikaisilla suunnittelutyökaluilla ja -ratkaisuilla. Tutkimus keskittyy järjestelmäpiirien sähköisen järjestelmätason (engl. electronic system-level (ESL)) mallinuspohjaisen suunnittelun luonteeseen ja mahdollisuuksiin, sekä erityisesti tämän ja korkean tason synteesin (engl. high-level synthesis (HLS)) yhteiskäyttöön.

Työn tutkimustulokset osoittavat, että ESL:n ja HLS:n tuomille yhteisratkaisuille on kysyntää. Mikropiirien suunnittelu ja mallinus ovat kaksi erillistä suunnitteluprosessin osaa, eikä niitä voida käsitteinä yhdistää. HLS ja ESL -työkalut tarjoavat kuitenkin mahdollisuuden yhtenäisen ohjelmointikielen hyödyntämiseen muovaten suunnitteluprosessia yhtenevämmäksi. Tutkimustulosten perusteella kuitenkin vastaavan suunnitteluprosessin omaksuminen, ja erityisesti HLS, ei toistaiseksi ole tarpeeksi pätevä vaihtoehto yritysmaailmassa toimiviksi todettujen työskentelutapojen ja -mallien rinnalla.