Integrated successive approximation register analog-to-digital converter with hybrid reference

Abstract

A wide range of sensors are utilized in industry and research for various purposes. Typically, the analog sensor readings are processed in a digital format, which requires an Analog-to-Digital Converter (ADC). As new sensors are developed, an integrated ADC block with flexible features assist the design process, as the same ADC block can be included in a variety of sensors as a peripheral circuit.

A Successive Approximation Register (SAR) ADC was chosen for this purpose. The SAR architecture allows a wide bandwidth, compatible with many applications, as well as a reasonably high number of bits. However, the number of bits in typical ADCs increases the surface area requirement of the internal Digital-to-Analog Converter (DAC).

This thesis reviews SAR ADCs and DAC topologies, consequently proposing a hybrid-type DAC, where both capacitors and resistors are utilized to minimize the chip area. Two versions of the ADC were designed and simulated in Cadence. The designs were fabricated with XFAB 350 nm Complementary Metal-Oxide-Semiconductor (CMOS) process. The chips were then bonded and packaged to be characterized on a test board and setup, designed for the purpose. The measurement results showed the ADC to have attained an Effective Number Of Bits (ENOB) of 6.8 and a Signalto-Noise Ratio (SNR) of 47.2 dB, with a target speed of 1 MegaSamples per second (MS/s), and an active area of 305 × 525 𝜇m2.

Through analyzing the results, the critical parts of the design are contemplated, and further improvements are proposed. The management of parasitic elements and the control logic timing are indicated to be the largest sources of errors. For improving the device in the future, a bootstrap circuit and a more robust timing sequence of the control signals are suggested. This thesis was done as a part of a project for VTT Technical Research Centre of Finland with funding from Research Council of Finland.

Erilaisia sensoreita käytetään laajasti moneen tarkoitukseen teollisuudessa ja tutkimuksessa. Yleensä sensorien analogisia lukemia käsitellään digitaalisesti, mikä vaatii analogia-digitaalimuunninta (AD-muunninta). Integroituja AD-muunninlohkoja voidaan hyödyntää oheispiirinä monenlaisissa sensoreissa, joihin muuntimen ominaisuudet soveltuvat.

Tähän tarkoitukseen valittiin peräkkäin arvioiva AD-muunnin. Peräkkäin arvioivilla muuntimilla on laaja kaistanleveys, sekä kohtuullisen korkea bittimäärä, joten se soveltuu useisiin sensoreihin. Toisaalta bittien lukumäärä lisää merkittävästi muuntimen sisäisen digitaali-analogiamuuntimen (DA-muuntimen) pinta-alaa.

Tässä diplomityössä käsitellään peräkkäin arvioivia AD-muuntimia ja DA-muunninten topologioita, jonka perusteella ehdotetaan AD-muuntimessa käytettäväksi hybridireferenssiä, jossa sekä kondensaattoreilla, että vastuksilla minimoidaan muunninlohkon pinta-ala sirulla. Muuntimesta suunniteltiin ja simuloitiin kaksi versiota Cadence-ohjelmistolla. Suunnitelluista piireistä laadittiin piirikuviot,jotka valmistettiin XFAB 350 nm CMOS-prosessilla. Mikropiirit lankaliitettiin ja paketoitiin koteloihin muuntimen karakterisoimiseksi, jota varten tehtiin myös testilevy ja -asetelma. Muuntimen efektiiviseksi resoluutioksi mitattiin 6,8 ja signaali-kohinasuhteeksi 47,2 dB, käyttäen tavoiteltua 1 MS/s muunnosnopeutta ja 305 × 525 𝜇m2 aktiivista pinta-alaa.

Muuntimen suorituskyvyn heikkouksia arvioitiin piirisuunnittelun kannalta, jonka perusteella tehtiin kehitysehdotuksia. Merkittävimmiksi virhelähteiksi tunnistettiin parasiittisten elementtien hallinta, sekä ohjauspiirin kellotuksen ajoitukset. Muuntimen kehittämiseksi ehdotetaan esilatauspiiriä, sekä luotettavampaa ohjauksen ajoituspiiriä. Tämä diplomityö tehtiin osana VTT:n projektia, jota Suomen Akatemia rahoitti.