A VLSI array processor architecture for emulating resistive network filtering
| dc.contributor | Aalto-yliopisto | fi |
| dc.contributor | Aalto University | en |
| dc.contributor.author | Kananen, Asko | |
| dc.contributor.department | Department of Electrical and Communications Engineering | en |
| dc.contributor.department | Sähkö- ja tietoliikennetekniikan osasto | fi |
| dc.contributor.lab | Electronic Circuit Design Laboratory | en |
| dc.contributor.lab | Piiritekniikan laboratorio | fi |
| dc.date.accessioned | 2012-02-24T08:08:05Z | |
| dc.date.available | 2012-02-24T08:08:05Z | |
| dc.date.issued | 2007-03-02 | |
| dc.description.abstract | This thesis deals with silicon implementations of an all-transistor analogue parallel processor that emulates the functionality of a resistive network. The problems related to VLSI -implementations of parallel processors are the main concern of this thesis. These problems are first discussed and then to overcome these problems, a new system design is introduced, namely Reduced Cell-row System (RCS). The work started from a resistive network -type spatial filter that was part of a video image compression algorithm. The functionality of this algorithm, as well as the filter, was described in Cellular Neural/Nonlinear Network (CNN) notations and they will be used throughout this thesis in describing the filters and processing operations. In addition to the resistive network array processor, a gradient calculation block was included on the chips to fulfil the original algorithm requirements. Two different array processors were manufactured and measured. The processors had different objectives for their implementation: in the first implementation, the objective was to test the developed Reduced Cell-row System, while in the second implementation the goal was to obtain information on the large-scale implementation of such an array. During the research, a method to include some level of programmability in this type of filters was also developed. For the possible future implementation of such a system, system-level simulations were performed to locate the critical parts that have the most effect on the accuracy of the network. | en |
| dc.description.abstract | Tämä työ käsittelee vastusverkkojen toiminnallisuuden toteuttamista analogisena rinnakkaisprosessoritoteutuksena VLSI-piirillä käyttäen ainoastaan MOS-transistoreja. Työssä on ensin käsitelty rinnakkaisprosessorien toteutukseen liittyviä ongelmia, minkä jälkeen esitellään uusi toteutusmenetelmä ongelmien ratkaisuksi. Menetelmää kutsutaan nimellä "Reduced Cell-row System" (RCS). Työn lähtökohta oli vastusverkko-tyyppinen spatiaalisuodatin, joka oli esitetty osana videopakkausalgoritmia. Algoritmin toiminnallisuus, kuten myös suodattimen, oli kuvattu alkuperäisessä algoritmissa epälineaaristen soluverkkojen "Cellular Neural/Nonlinear Network" (CNN) merkintöjä käyttäen ja näitä merkintöjä tullaan käyttämään koko kirjan ajan kuvattaessa suodattimien toiminnallisuutta. Vastusverkkototeutuksen lisäksi myös gradientinlaskentalohko on lisätty piireihin alkuperäisen algoritmin toteuttamiseksi. Kaksi tällaista rinnakkaisprosessoriverkkoa suunniteltiin, valmistutettiin ja mitattiin. Näiden kahden toteutuksen tavoitteet olivat erilaiset: ensimmäinen toteutettiin, jotta voitaisiin todentaa kehitetyn verkon rivien lukumäärää vähentävän menetelmän (RCS) toimivuus, kun taas toisen toteutuksen tavoitteena oli tutkia laajamittaisen toteutuksen ongelmia. Työn aikana kehitettiin myös menetelmä, miten prosessoriverkkoon voidaan lisätä säädettävyyttä ja tällaisen prosessoriverkon toteutukselle suoritettiin simuloinnit, jotta voitaisiin selvittää toteuksen kannalta kriittiset kohdat. | fi |
| dc.description.version | reviewed | en |
| dc.format.extent | 124 | |
| dc.format.mimetype | application/pdf | |
| dc.identifier.isbn | 978-951-22-8623-2 | |
| dc.identifier.issn | 1795-4584 | |
| dc.identifier.uri | https://aaltodoc.aalto.fi/handle/123456789/2838 | |
| dc.identifier.urn | urn:nbn:fi:tkk-008961 | |
| dc.language.iso | en | en |
| dc.publisher | Helsinki University of Technology | en |
| dc.publisher | Teknillinen korkeakoulu | fi |
| dc.relation.ispartofseries | TKK dissertations | en |
| dc.relation.ispartofseries | 60 | en |
| dc.subject.keyword | analogue parallel processor | en |
| dc.subject.keyword | VLSI | en |
| dc.subject.keyword | resistive network | en |
| dc.subject.keyword | analoginen rinnakkaisprosessori | fi |
| dc.subject.keyword | VLSI | fi |
| dc.subject.keyword | vastusverkko | fi |
| dc.subject.other | Electrical engineering | en |
| dc.title | A VLSI array processor architecture for emulating resistive network filtering | en |
| dc.type | G4 Monografiaväitöskirja | fi |
| dc.type.dcmitype | text | en |
| dc.type.ontasot | Väitöskirja (monografia) | fi |
| dc.type.ontasot | Doctoral dissertation (monograph) | en |
| local.aalto.digiauth | ask | |
| local.aalto.digifolder | Aalto_64053 |
Files
Original bundle
1 - 1 of 1
No Thumbnail Available
- Name:
- isbn9789512286232.pdf
- Size:
- 1.21 MB
- Format:
- Adobe Portable Document Format
