Electrochemical deposition of copper for through silicon via applications.

 |  Login

Show simple item record

dc.contributor Aalto-yliopisto fi
dc.contributor Aalto University en
dc.contributor.advisor Sainio, Sami
dc.contributor.author Heikkurinen, Jukka
dc.date.accessioned 2015-01-08T08:27:29Z
dc.date.available 2015-01-08T08:27:29Z
dc.date.issued 2014-12-15
dc.identifier.uri https://aaltodoc.aalto.fi/handle/123456789/14883
dc.description.abstract This thesis aims to demonstrate through silicon via (TSV) fabrication in semiconductor applications, the generic reliability issues concerning copper TSVs and novel approaches to handle these issues. The TSV is the key enabling technology for three-dimensional electronics (Chapter 1&2). It permits vertical connections to be made in a silicon wafer, which enables the fabrication of very high-density electronics that would not be possible with traditional methods due to physical limitations. The fabrication of TSV can be divided into following steps: etching, liner/barrier/seed layer deposition (Chapter 3), electroplating (Chapters 4&5) and post-processing. This thesis focuses mostly on the bottom-up electroplating step. The bottom-up electroplating can be achieved either chemically by using additives that form inhibiting surfaces locally (Chapter 6), or electronically by controlling the waveform attributes (Chapter 7). Electroplating has been chosen as the primary filling method because high-quality structured metallization can be achieved quickly. Copper metallization is chosen over aluminum or tungsten since copper has excellent electrical conductivity and electromigration resistance. Copper metallization, in damascene trenches or vias, exhibits a number of reliability issues that should be solved before 3-D electronics can compete with planar electronics. The most prominent failure modes have been identified (Chapter 8) and some possible solutions have been presented (Chapter 9). The coefficient of thermal expansion (CTE) mismatch between copper and silicon combined with trapped impurities in copper metallization is one of the main issues. High residual stresses are present in the metallization after post-processing which can lead to micro voiding, which in turn can reduce the electromigration resistance. One solution to this problem is to use buffer layers, such as BCB dielectrics, that allows expansion also laterally. Another solution is to process a uniform copper microstructure. Avoiding the use of additives that can be trapped into the metallization or using an additional method that hinders copper grain growth can realize the uniformity. The other primary issues concerning the copper TSVs are the liner/barrier reliability and the cost of the bottom-up metallization. en
dc.description.abstract Tässä työssä käsitellään kuparin läpivientiteknologiaa (TSV, Through Silicon Via) puolijohdesovelluksissa, erilaisia luotettavuusongelmia liittyen TSV:n valmistusprosesseihin sekä elinikään ja muutamia mahdollisia ratkaisuja kyseisiin ongelmiin. Kuparista muodostettu TSV on yksi tehokkaimmista tavoista luoda vertikaalinen yhteys IC-piirissä, mikä on myös yksi tärkeistä edellytyksistä kolmiulotteisen elektroniikan valmistuksessa. Kappaleissa 1 ja 2 esitellään ensin mikä on TSV, millaisia TSV profiileja on käytössä ja millä menetelmillä TSV voidaan metallisoida. TSV:n valmistusprosessi voidaan jakaa seuraaviin osiin: etsaus, eriste-/diffuusioeste-/siemenkerroksen pinnoitus (Kappale 3), sähkökemiallinen pinnoitus (Kappale 4 ja 5) sekä jälkiprosessointi. Tämä diplomityö käsittelee pääasiallisesti sähkökemiallista pinnoittamista, ja etenkin alhaalta-ylös metallisointia. Alhaalta-ylös metallisointi voidaan toteuttaa joko kemiallisesti käyttäen hyväksi lisäaineita, jotka estävät pinnoittamista paikallisesti (Kappale 6), tai sähköisesti säätämällä potentiaalin aaltomuotoa (Kappale 7). Sähkökemiallinen pinnoittaminen on valittu ensisijaiseksi metallisointimenetelmäksi, koska se mahdollistaa hyvälaatuisen metallisoinnin lyhyessä pinnoitusajassa. Kupari on puolestaan valittu täytemateriaaliksi, koska sillä on erittäin hyvä sähkönjohtokyky sekä elektromigraation kestokyky. Kuparisen TSV:n luotettavuus on keskeisessä roolissa tässä työssä ja monet luotettavuusongelmat tuleekin ratkaista, ennen kuin kolmiulotteinen elektroniikka voi kilpailla kaksiulotteisen elektroniikan kanssa. Haitallisimmat luotettavuusongelmat on tunnistettu (Kappale 8) ja joitakin ratkaisuja näihin ongelmiin on esitetty (Kappale 9). Kuparin ja piin lämpölaajenemiskertoimien (CTE) välinen ero on yksi avainongelmista. Tämä ongelma johtaa siihen, että lämpökäsittely aiheuttaa jännityksiä metallisointiin. Pinnoitettuun kupariin jääneet epäpuhtaudet puolestaan jakavat nämä jännitykset epätasaisesti, mikä johtaa mikrohuokosien syntyyn. Tämä taas heikentää kuparin elektromigraation kestokykyä. Eräs tapa vähentää jännityksiä on käyttää joustavaa puskurikerrosta TSV:n rakenteessa, mikä sallii laajenemisen tapahtua myös vaakasuorasti. Toinen tapa on valmistaa yhtenäinen kuparin raerakenne, koska raerakenteeltaan heterogeenisessa kuparissa on paikoittain suuria puristusjännityksiä ja toisaalta suuria vetojännityksiä. Homogeeninen raerakenne voidaan aikaansaada vähentämällä lisäaineiden käyttöä tai manipuloimalla kuparin mikrorakeiden kasvua. Muita merkittäviä avoimia kysymyksiä ovat alhaalta-ylös pinnoittamisen kustannusten laskeminen ja eriste-/diffuusiokerroksen luotettavuus. fi
dc.format.extent 76 + 5
dc.language.iso en en
dc.title Electrochemical deposition of copper for through silicon via applications. en
dc.title Kuparin sähkökemiallinen pinnoittaminen läpivientiteknologiasovelluksissa. fi
dc.type G2 Pro gradu, diplomityö en
dc.contributor.school Sähkötekniikan korkeakoulu fi
dc.subject.keyword through silicon via (TSV) en
dc.subject.keyword bottom-up electroplating en
dc.subject.keyword copper electrochemical deposition en
dc.subject.keyword step-coverage en
dc.subject.keyword microstructure en
dc.subject.keyword copper-pumping en
dc.identifier.urn URN:NBN:fi:aalto-201501081047
dc.programme.major Elektroniikka ja sovellukset fi
dc.programme.mcode S-113 fi
dc.type.ontasot Master's thesis en
dc.type.ontasot Diplomityö fi
dc.contributor.supervisor Laurila, Tomi
dc.programme EST - Master’s Programme in Electrical Engineering fi
dc.location P1 fi


Files in this item

Files Size Format View

There are no files associated with this item.

This item appears in the following Collection(s)

Show simple item record

Search archive


Advanced Search

article-iconSubmit a publication

Browse

My Account