Efficient Time-Domain Simulation of Interconnects Characterized by Large RLC Circuits or Tabulated S Parameters



Title:	Efficient Time-Domain Simulation of Interconnects Characterized by Large RLC Circuits or Tabulated S Parameters Suurien RLC-piirien tai taulukoitujen S-parametrien avulla kuvattujen piirikytkentöjen tehokas aika-alueen simulointi
Author(s):	Palenius, Timo
Date:	2004
Language:	en
Pages:	92
Department:	Sähkö- ja tietoliikennetekniikan osasto
Major/Subject:	Teoreettinen sähkötekniikka
Supervising professor(s):	Valtonen, Martti
Thesis advisor(s):	Roos, Janne
Keywords:	circuit simulation, piirisimulointi, interconnect simulation, interconnect-simulointi, model-order reduction, malliredusointi, frequency-domain model, taajuusalueen malli, transient analysis, transienttianalyysi, APLAC, APLAC
	OEVS yes
» Show full item record
Permanent link to this item: http://urn.fi/URN:NBN:fi:aalto-202104155688 Email this Export to RefWorks QR Code Print BibTex Tweet